半导体芯片制造中 W CVD（钨化学气相沉积）

半导体芯片制造中 W CVD（钨化学气相沉积）的 Nucleation 解析

在钨（W）化学气相沉积（CVD）工艺中，Nucleation（成核） 是沉积过程的初始阶段，指钨原子或分子在基底表面形成初始晶核的过程。这一步骤对后续薄膜的均匀性、附着力及填充能力至关重要。

为什么需要 Nucleation？

高深宽比结构填充：在先进制程中，接触孔或通孔的深宽比（Aspect Ratio）可能超过10:1。若成核不均匀，会导致后续填充出现孔洞（Voids）或接缝（Seams）。
降低界面电阻：良好的成核层可确保钨与底层材料（如TiN阻挡层）的紧密接触，降低接触电阻。
抑制异常生长：无成核层时，钨可能以岛状（Island Growth）生长，导致薄膜粗糙或剥落。

W CVD 沉积的工艺原理

钨 CVD 主要用于 接触孔（Contacts） 和 通孔（Vias） 的金属填充，其核心是 还原反应，常见前驱体为 六氟化钨（WF₆），还原剂为 氢气（H₂） 或 硅烷（SiH₄）。

1. 化学反应

主反应（H₂还原）：
[ \text{WF₆} + 3\text{H₂} \rightarrow \text{W} + 6\text{HF} \quad (\text{高温，300–500°C}) ]
替代反应（SiH₄还原）：
[ 2\text{WF₆} + 3\text{SiH₄} \rightarrow 2\text{W} + 3\text{SiF₄} + 6\text{H₂} \quad (\text{低温，200–400°C}) ]

2. 工艺步骤

预处理：
- 基底清洗（如等离子体刻蚀去除氧化物）。
- 沉积 粘附层/阻挡层（如 Ti/TiN）。
成核（Nucleation）：
- 在 TiN 表面形成均匀的钨晶核（需低沉积速率以控制形貌）。
体沉积（Bulk Deposition）：
- 快速填充孔洞，需高沉积速率。
退火（可选）：
- 消除应力，改善导电性。

Recipe 架构

W CVD 的工艺参数需根据设备（如 Applied Materials Centura）和制程节点调整，典型架构如下：

参数	成核阶段	体沉积阶段
温度	较低（300–350°C）	较高（400–500°C）
压力	低（1–10 Torr）	中高（10–100 Torr）
WF₆流量	低（10–50 sccm）	高（50–200 sccm）
H₂/SiH₄流量	比例高（H₂:WF₆ ≈ 3:1）	比例低（H₂:WF₆ ≈ 1:1）
沉积时间	短（10–60秒）	长（1–5分钟）

关键设计考量

前驱体选择：
- H₂还原：高温下反应快，但需控制HF副产物对设备的腐蚀。
- SiH₄还原：低温沉积，适合敏感结构，但可能引入硅残留。
两步沉积法：
- 成核层：薄（<5 nm）、致密，确保连续性。
- 体沉积：高速填充，需避免过度粗糙。

工艺监控（Monitor）

为确保 W CVD 的稳定性和一致性，需实时监控以下参数：

1. 关键监控项

参数	监控方法	目标
膜厚均匀性	椭圆偏振仪（Ellipsometry）	全片均匀性（±3%）
电阻率	四探针法（4-point probe）	低电阻（5–10 μΩ·cm）
填充能力	SEM/TEM 剖面分析	无孔洞/接缝
表面粗糙度	AFM（原子力显微镜）	Ra < 1 nm
副产物残留	质谱仪（Mass Spectrometry）	控制 HF/SiF₄ 浓度
颗粒缺陷	暗场光学检测/电子束检测	缺陷密度 < 0.1/cm²

2. 异常处理

成核不良：表现为岛状生长或剥落，需检查前驱体纯度或基底预处理。
孔洞形成：可能因成核层过薄或体沉积速率过快，需调整分步工艺比例。
电阻率偏高：可能因杂质（如氧、碳）掺入，需优化气体纯度或反应室真空度。

实际案例：高深宽比通孔填充

问题：28nm 制程中，通孔深宽比达 15:1，体沉积后出现底部孔洞。
解决方案：
1. 成核优化：使用 SiH₄ 在低温下沉积超薄成核层（2 nm），增强覆盖性。
2. 脉冲式沉积：交替通入 WF₆ 和 H₂，减缓沉积速率，改善填充均匀性。
3. 退火处理：450°C 退火消除应力，降低电阻。

总结

W CVD 的 Nucleation 是决定薄膜质量的核心步骤，需通过精确的工艺参数（温度、压力、气体比例）和实时监控（膜厚、电阻率、缺陷）来优化。现代先进制程中，原子层沉积（ALD） 常与 CVD 结合，先以 ALD 沉积超薄成核层，再用 CVD 进行高速填充，以应对高深宽比结构的挑战。